Процессор для ограниченного набора команд.

3. Заказчик и исполнитель

3.1 Заказчик: Кафедра ВТ МГИРЭА (ТУ)

3.2 Исполнитель: Студенты гр. ВСС-2-93

                                 Терехов Дмитрий Александрович

                                 Терехова Ольга Николаевна

4. Технические требования   

4.1 Форматы команд

     Для выполнения заданных в курсовом проекте операций используются следующие форматы команд:

^{0                                    4 5                     7  8                     10 11                   13   14                                                      31}

Формат RX – совмещение регистрового и относительного с базированием и индексированием режимов адресации

^{0                                  4 5                        7 8                                       31}

Формат RS – использование прямого и регистрового режимов адресации

^{0                                  4  5                                       28} 

S – прямой режим адресации

^{0                                              4}

Безадресная команда – использование только кода операции, необходима для операции ОСТАНОВ

1разряд КОП – указывает выполняется операция в АЛУ или вне его.

1 разряд=0 действия выполняются в АЛУ.

1 разряд=1 действия выполняются вне АЛУ.

2 разряд КОП – указывает на режимы адресации.

Если операция выполняется в АЛУ

2 разряд=0 использование RX при сложении, вычитании и умножении.

2 разряд=1 использование RS при логических операциях.

Если операции выполняются вне АЛУ

2 разряд=0 формат RS при записи и загрузке.

2 разряд=1 формат S при переходах.

3 и 4 разряды указывают на конкретный тип операции.

4.2 Система счисления

     Используются числа с фиксированной точкой в дополнительной коде

  ^{0       1                                                                                                    31}

При выполнении арифметических операций используется модифицированный дополнительный код.

При выполнении логических операций используются числа без знака

^{0                                                                                                                                                     31}

4.3 Система команд и правила их выполнения

4.4 Тип АЛУ – многофункциональное.

4.5 Ширина выборки из ОЗУ – 2 байта.

4.6 Емкость ОЗУ – 16 Мбайта

4.7 Используются 2 управляющих автомата – для АЛУ и для общего управления с программируемой логикой и с регулярной адресацией.

4.8 Критерий проектирования – максимальное быстродействие.

4.9 Требования к элементной базе – максимальная функциональная полнота.

     Использование технологии ТТЛШ.

5. Требования к надежностным характеристикам

    t _{наработки на отказ}³  1500ч.

1. АЛГОРИТМ РАБОТЫ ПРОЦЕССОРА

1.1  Выбор и обоснование алгоритма

Для удобства проектирования вычислительного устройства необходимо разработать алгоритм. Вычислительный процесс разбивается на шаги, каждый шаг изображается в виде блока, а весь вычислительный процесс в виде последовательности блоков. Исходя из заданного критерия проектирования выберем алгоритм работы процессора, при котором должно обеспечиваться максимальное быстродействие, следует отметить, что графическое изображение алгоритма должно точно и четко отображать вычислительный процесс, являясь наглядным способом документирования процесса описания решения задания с помощью процессора. Таким образом, при выполнении арифметических или логических операций, а также при использовании индексного АЛУ  данные в регистры будут заноситься одновременно, это обеспечивается за счет наличия двух портов при обращении и при считывании из РОН. За счет такого фактора значительно повышается быстродействие работы процессора. Отметим также, так как при проектировании используются два управляющих автомата, то функционирование процессора будет приведено на двух схемах алгоритма- разделение для логических и арифметических операций выполняемых АЛУ и для остального функционирования

1.2  Техническое описание алгоритма

При начале функционирования процессора производится установка в нулевое состояние счетчика стека – дно стека, установка счетчика команд в начальное состояние равное 16₁₀, т.е. первая команда будет выбрана из ОЗУ по адресу 16₁₀. На регистр адреса ОЗУ засылается значение адреса СТК и по данному адресу выбирается и пересылается команда в старшие 16 разрядов RGbuf, инкремент СТК (операторная вершина F12). После увеличения счетчика команд идет проверка на максимальное значение, при максимуме выставляется флажок и происходит переход на ОСТАНОВ. Далее производится довыборка команды в младшие разряды аналогичным путем. Команда пересылается в RGK,  происходит  дешифрация команды и производится формирование исполнительного адреса.

Команды формата RX.

Для формата RX проверяются на нуль поля R_b и R_x, в случае равенства нулю на RGadr пересылается значение поля D (операторная вершина X15) и А2_исп будет сформирован.

В случае R_b =0, то на RG2IALU засылается операнд из РОН, адрес которого указан по полю R_x  в RGK (операторная вершина АB18), производится сложение данного регистра и смещения D. При наличии переполнения выставляется флажок и процессор переходит в режим ОСТАНОВ, иначе получаем А2_исп в RGadr.

В случае R_x =0, то на RG1IALU засылается операнд из РОН, адрес которого указан по полю R_b в RGK (операторная вершина Y17), производится сложение данного регистра и смещения D. При наличии переполнения выставляется флажок и процессор переходит в режим ОСТАНОВ, иначе получаем А2_исп в RGadr.

В случае R_b¹0 и R_x¹0, то на RG1IALU заносится значение РОН, адрес которого берется из поля R_b, а на RG2IALU заносится значение РОН, адрес которого берется по полю R_x (операторная вершина M17). В RGadr суммируются содержимое регистров (операторная вершина M18) и при отсутствии переполнения происходит сложение полученной суммы со значением поля D, таким образом, получаем А2_исп.

После формирования исполнительного адреса, данные для выполнения операций выдаются на шины, а затем заносятся в соответствующие регистры АЛУ (операторная вершина АE45), далее происходит дешифрация кода операции 3 и 4 бита для определения конкретного типа операции.

Операнды представлены в дополнительном коде.

Сложение.

Выполняется сложение содержимого регистров АЛУ с записью результата  в RGres. При наличии переполнения выставляется соответствующий флажок в RGf и процессор переходи в режим ОСТАНОВ. При отсутствии переполнения выставляется флажок, говорящий о положительном или отрицательном значении данных, а также проверяется условие на нулевой результат (операторная вершина E19) с выставлением соответствующего флажка. После этого результат выдается на шину и затем заносится в соответствующий РОН (операторная вершина D22).

Вычитание.

Операция вычитание заменяется операцией сложения, однако, второе слагаемое инвертируется, а на сумматор подается входной перенос (операторная вершина K11). Так как операция сводится к сложению,  дальнейшие действия повторяются в порядке указанном выше начиная с проверки на переполнение.

Умножение.

При умножении счетчик циклов устанавливается в значение равное 31₁₀ и в нуль устанавливается RGres (операторная вершина AA8). Младший разряд RG1ALU - множитель проверяется на равенство единице. При равенстве суммируется значение– множимое со значением регистра результата. Далее, а также и при равенстве нулю младшего разряда множителя происходит сдвиг вправо на один разряд RG1ALU и RGres (операторная вершина Y14). Затем проверяется значение счетчика циклов на равенство нулю, при отсутствии нуля повторяется цикл с операторной вершины AA11. При установке счетчика циклов в нулевое состояние проверяется условие на положительное или отрицательное значение множителя, если множитель отрицательное число, то произведение чисел дополнительного кода получается прибавлением поправки к произведению дополнительных кодов сомножителей (поправка – проинвертируемое множимое и подача на сумматор входного переноса). После выполнения умножения результат необходимо округлить (операторная вершина Y21), к значению результата прибавляется ранее сдвинутый младший 32 разряд.

Команды формата RS.

Логические операции.

RGadr загружается содержимым поля RGK(8:31), адрес передается на регистр адреса ОЗУ, по которому на буферный регистр заносятся данные, сначала старшие, а затем младшие разряды. В RG1ALU заносятся данные из буфера, а на RG2ALU заносятся данные из РОН (РОН выбирается по полю R1),операнды из буфера и из РОН выдаются на шины ШД₀ и ШД₁, а затем уже непосредственно в регистры индексного АЛУ – операторная вершина АР18. Далее дешифрация 3 и 4 бита кода операции.

После дешифрации выполняются логические операции И (операторная вершина T4), ИЛИ (операторная вершина Z4) и сложение по модулю два (операторная вершина AG4). Каждая операция при завершении проверяется на равенство результата нулевому значению, затем содержимое RGres переносится в соответствующий РОН через шину данных.

Запись.

По данной команде производится запись из РОН, адрес которого указан в поле R1, в ОЗУ[Adr].

В СТadr заносится адрес ячейки памяти. В регистр буфера из РОН пересылается операнд, затем из СТadr содержимое пересылается в регистр адреса ОЗУ, а в регистр слова ОЗУ пересылаются старшие 16 разрядов (вершина M37), СТadr увеличивается на единицу, проверяется на максимальное значение. При отсутствии максимума в ОЗУ передаются младшие 16 разрядов (M46). При полном заполнении СТadr, выставляется флажок о переполнении и переход на ОСТАНОВ.

Загрузка.

Загрузка операнда производится из ячейки ОЗУ по адресу, занесенному в регистр адреса ОЗУ из CTadr (вершина Т37) в один из РОН. Загрузка производится через буферный регистр (вершина Т40) сначала старших, а затем младших разрядов. Из буфера 32 разрядный операнд передается в РОН, адрес которого указан по полю R1 (операторная вершина Т51).

Команды формата S.

Условный переход по флагу.

Анализируется флаг Z, характеризующий нулевое значение результата, флаг вырабатывается в АЛУ. При наличии этого флажка в СТК заносится адрес перехода (вершина В34), взятый по полю Adr из RGK. В противном случае переход на начало.

Безусловный переход с возвратом.

Для выполнения данной команды используется стек, находящийся в ОЗУ. Указателем стека является СТST. При получении КОП данной команды СТК заносится в буферный регистр (вершина F33). Содержимое СТST заносится в регистр адреса ОЗУ, а старшие разряды RGbuf заносятся в регистр слова ОЗУ (вершина F36). СТST увеличивается на единицу, проверяется на переполнение и при отсутствии его происходит повтор, начиная с заноса содержимого СТST в регистр адреса ОЗУ (операторная вершина F46). СТST увеличивается на единицу, проверяется на переполнение, при отсутствии переполнения в счетчик команд заносится адрес перехода, взятый из RGK по полю Adr [5:28].

Останов.

При проверке 0-го разряда КОП и равенстве его единице выставляется в единичное состояние триггер END (вершина C26) и процессор заканчивает обработку программ.

2. СТРУКТУРНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА ЦЕНТРАЛЬНОЙ ЧАСТИ ЭВМ

2.1 Выбор и обоснование структурной электрической схемы

Для построения схем других типов, а также для общего ознакомления с изделием необходима структурная электрическая схема. Определяется основной состав центральной части ЭВМ. Особенностями разработки процессора: будут использованы регистры общего назначения с доступом по двум портам (один порт только на чтение), используются два устройства управления с программируемой логикой (общее УУ и местный управляющий автомат для АЛУ). Центральная часть (ОЗУ + ЦП) также содержит АЛУ, ИАЛУ, RGK, CTK, CTST, RGbuf.

2.2 Техническое описание структурной электрической схемы

В состав центральной части ЭВМ, представленной на структурной схеме входят следующие компоненты:

Арифметико-логическое устройство состоит из двух регистров для приема и фиксации исходных операндов RG1ALU и RG2ALU, причем RG2ALU имеет  кроме прямых выводов также инверсные выходы, сумматора для выполнения арифметических операций, регистра результата RGALURES. RG1ALU и RG2ALU являются сдвиговыми. Содержатся логические элементы для выполнения операций И, ИЛИ, исключающее ИЛИ. CTsycl служит для счета циклов при операции умножения. В состав АЛУ также входят комбинационные схемы, формирующие флаги о переполнении, о знаке и о нулевом результате.

RGALURES имеет 32 разрядом триггер, предназначенный для округления результата при умножении.

АЛУ содержит собственный управляющий автомат с программируемой логикой с регулярной адресацией содержащий, предназначенный для формирования необходимой последовательности управляющих сигналов для функциональных узлов АЛУ и осведомительных сигналов для общего управляющего устройства.

RON - регистры общего назначения. Предназначены для хранения данных, модификаторов, необходимых для вычисления исполнительного адреса для обращения к ОЗУ.

УУ - устройство управления с программируемой логикой с регулярной адресацией. Формирует последовательности управляющих сигналов для всех функциональных узлов процессора и осведомительных сигналов чтения и записи для ОЗУ.

СТК - счетчик адреса команды предназначен для вычисления продвинутого адреса команды. Имеет 22 разряда.

RGK - регистр команд предназначен для хранения выполняемой команды. На своем выходе имеет комбинационные схемы для проверки недопустимости 0-го РОН в качестве места хранения модификаторов для вычисления исполнительных адресов.

RGbuf - буферный регистр для приема с 16-разрядной ШД, накопления и выдачи на 32-разрядную ШД₀ и выдачи на ШД1 обратного действия.

 СТST - указатель стека.

Индексное АЛУ предназначено для вычисления исполнительного адреса. Включает два регистра RG1IALU и RG2IALU для приема и фиксации модификаторов из РОН. Сумматор складывает содержимое регистров и прибавляет к ним смещение поступающее сразу из RGK. Результат записывается в регистр адреса. CTadr предназначен для принятия, хранения, передачи и при необходимости работы в счетном режиме, адресов на ША,  рассчитанных а самом ИАЛУ, принятых из RGK.

Внутри процессора имеются внутренние шины данных ШД₀ и ШД₁. Они  предназначены для одновременной выдачи в ИАЛУ и в АЛУ данных - работа с двухпортовый РОН. Это значительно повышает быстродействие, что обеспечивает требуемый критерий проектирования.

3. ФУНКЦИОНАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА

ПРОЦЕССОРА

3.1 Выбор и обоснование функциональной электрической схемы

Функциональная схема поясняет процессы, происходящие в проектируемом процессоре. На данной схеме показаны функциональные узлы, участвующие в процессе, и связи между этими узлами. Функциональная схема строится на основе структурной электрической схемы, и дает возможность для дальнейшего построения принципиальной электрической схемы как отдельного блока, так и устройства в целом.

В виду того, что необходимо максимальное быстродействие используется двухпортовый РОН, в связи с этим внутри процессора имеются две шины данных ШД₀ и ШД₁, причем ШД₁ работает только на чтение.

Так как ширина выборки из ОЗУ равна 16 бит, а ширина внутренней шины данных 32 разрядная, необходимо использовать буферный регистр. Для управления в схеме используются два управляющих устройства, общее УУ и местный УА для АЛУ. Для выполнения арифметических и логических операций служит АЛУ, для вычисления адреса предназначено индексное АЛУ. Для вычисления продвинутого адреса служит CTK, а для работы со стеком CTST.

Взаимодействие функциональных блоков между собой рассмотрим в техническом описании функциональной электрической схемы.

3.2 Техническое описание функциональной электрической схемы - операционная часть

При поступлении данных на ШД RGbuf записывает и накапливает 32 разряда и выдает на ШД₀, Эта команда поступает на RGK, КОП отсылается у УУ и на основании этого начинается работа с определенным блоком.

DMX0 пропускает данные на ШД₀ или на ШД₁.

MUX1 и DC предназначены для выбора одного из РОН.

MUX11 и MUX12 нужны для выдачи на одну из шин данных содержимого одного из РОН.

При работе со стеком включается в работу CTST, который после инициализации увеличивается на единицу и показывает свободную ячейку памяти. Адрес из него поступает на ША, так как он 4-х разрядный, то старшие разряды всегда нули.

MUX3 пропускает на СТК начальный адрес равный 16₁₀ или адрес взятый из поля RGK[5:28]. СТК выдает данные на ША и при необходимости на ШД₀ через DMX1.

В RG1IALU и RG2IALU данные поступают с двух шин одновременно, с ШД₀ и ШД₁, выдаются через соответствующие мультиплексоры на SMIALU.

MUX4 пропускает данные на SMIALU с RG1IALU, с CTadr и из поля RGK[14:31].

MUX5 пропускает данные с RG2IALU и из поля RGK[14:31].

MUX6 принимает данные от сумматора IALU, из поля RGK[14:31] и адреса от RGK.

DMX2 выдает данные от CTadr и выдает на ША или обратно на      SMIALU, для продолжения операции вычисления исполнительного адреса.

RG1ALU и RG2ALU принимают операнды с двух шин одновременно, с ШД₀ и ШД₁.

MUX7 и MUX8 передают операнды на SMALU, причем MUX7 пропускает прямое или инверсное значение RG2ALU, а MUX8 пропускает операнд из RG1ALU или с RGres при умножении.

MUX9 предназначен для управления переносами, идущими в SMALU. При отсутствии переноса, пропускается нуль, единица пропускается при коррекции умножения и при округлении пропускается значение, установленное в триггере Т.

MUX10 необходим для пропуска на RGres данных из сумматора при выполнении арифметических операций или данных из логик при выполнении логических операций И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ.

RGres и RG1ALU являются сдвиговыми регистрами, необходимо при выполнении умножения, причем для сохранения знака в RG1ALU при сдвиге вправо нулевой разряд переписывается обратно на свое место, а при сдвиге RGres для сохранения знака, нулевой разряд переписывается из RG2ALU.

DMX3 выдает данные из АЛУ на ШД₀ или обратно в АЛУ, для выполнения дальнейших операций.

Логические элементы, стоящие на выходе RGres и на выходе SMALU отвечают за формирование флагов, характеризующих результат арифметических и логических операций.

Логические элементы, стоящие на выходе RGK отвечают за формирование флагов, характеризующих 0-й РОН при вычислении исполнительного адреса.

3.3 Техническое описание функциональной электрической схемы - управляющая часть

Оба устройства управления выполнены по схеме с регулярной адресацией. В этой схеме при разветвлении процесса, один адрес на единицу больше, чем текущий, второй адрес - произвольный. Элементом "вычисляющим" адрес, является счетчик СТ1 и СТ2, управляемый сигналом, являющимся входным для УУ. В зависимости от значения входного сигнала счетчик либо прибавляет единицу к значению, которое хранилось в счетчике и являлось текущим адресом, либо загружается значением адреса из управляющей памяти. Элемент по модулю 2 позволяет инвертировать значение входного сигнала, что облегчает распределение микроинструкций.

MUX2 и MUX13 предназначены для пропускания одного из осведомительных сигналов.

ROM1 и ROM2 - ПЗУ, на которые подаются адреса для выбора одного из управляющих сигналов

S  - является адресом для ПЗУ и определяет, какой из управляющих сигналов будет выбран

S'  - содержит адрес перехода микропрограммы

Y  - состоит из сигналов управления работой процессора

е   - управляет работой исключающего ИЛИ

Н -подается на мультиплексор УУ, позволяет пропустить либо один из битов набора опознавательных сигналов, либо нулевой сигнал. Наличие этого сигнала позволяет осуществлять безусловные переходы

Управляющие сигналы для УУ

у1.1 - запись в RGbuf

y1.2 - Выдача из RGbuf

y1.3 - направление

y1.4 - выбор ст/мл разрядов

y1.5 - RESET

y1.6 - Запись в RGK

y1.7 - START ALU

y1.8 - +1 CTST

y1.9 - управление MUX1

y1.10 - управление DMX0

y1.11 - управление MUX3

y1.12 - запись в CTK

y1.13 - +1 CTK

y1.14 - управление DMX1

y1.15 - запись порт0

y1.16 - чтение порт0

y1.17 - чтение порт1

y1.18  - запись в RG1IALU

y1.18' - запись в RG12ALU

y1.19 - управление

y1.20 - MUX4

y1.21 - управление MUX5

y1.22 - управление

y1.23 - MUX6

y1.24 - запись в CTadr

y1.25 - +1 CTadr

y1.26 - управлениеDMX2

y1.27 - чтение из ОЗУ

y1.28 - запись в ОЗУ

y1.29 - запись в триггер ТО₀

y1.30 - запись в триггер ТО₁

y1.31 - запись в триггер ТО₂

y1.32 - запись в триггер ТО₃

Осведомительные сигналы для УУ

x1.1 - START

x1.2 - X_RAM

x1.3 - RAM

x1.4 - CTK (2²⁴)

 КОП

x1.10 - CTST (15)

x1.11 - CTadr (2²⁴)

x1.12 - проверка на нулевые РОН базового и индексного регистра

x1.13 - проверка на нуль РОН базового регистра

x1.14 - проверка на нуль РОН индексного регистра

x1.15  - переполнение IALU

x1.16 - End or Stop ALU

x1.17 - Srop ALU

x1.18 - TZ

Управляющие сигналы УА

y2.1 - RESET

y2.2 - запись в RG1ALU и в RG2ALU

y2.3 - упраление

y2.4 - MUX7

y2.5 - управление MUX8

y2.6 - управление

y2.7 - MUX9

y2.8 - управление

y2.9 - MUX10

y2.10 - Обнуление и запись в CTcycl

y2.11 - Stop ALU

y2.12 - управление DMX3

y2.13 - запись в триггер Т, сдвиг RG1ALU и RGres, -1 CTcycl

y2.14 - запись в TS

y2.15 - запись в TZ

y2.16 - запись в ТО

y2.17 - запись в RGres

y2.18 - End ALU

Осведомительные сигналы для УА

x2.1 - 2 разряд КОП

x2.2 - 3 разряд КОП

x2.3 - 4 разряд КОП

x2.4 - переполнение ALU

x2.5 - анализ результата на нуль

x2.6 - анализ 31 разряда RG1ALU

x2.7 - CTcycl (0)

x2.8 - анализ 0 разряда RG1ALU

x2.9 - Start ALU

Для анализа управляющих автоматов приведен алгоритм в закодированном виде.

3.3.1 Таблица прошивки памяти для

	S Y H e S' 1 m1.01 X1.1 0 m1.02 2 m1.1 0 0 m1.03 3 m1.03 X1.2 0 m1.04 4 m1.2 0 0 m1.05 5 m1.05 X1.3 0 m1.06 6 m1.3 X1.4 0 m1.4 7 m1.07 X1.2 0 m1.08 8 m1.5 0 0 m1.09 9 m1.09 X1.3 0 m1.010 10 m1.6 X1.4 0 m1.8 11 m1.7 X1.5 1 m1.9 12 m1.065 X1.6 1 m1.011 13 m1.012 X1.7 1 m1.013 14 m1.19 X1.8 1 m1.9 15 m1.025 X1.9 1 m1.034 16 m1.20 0 0 m1.026 17 m1.026 X1.2 0 m1.027 18 m1.21 0 0 m1.028 19 m1.028 X1.3 0 m1.029 20 m1.22 X1.11 0 m1.23 21 m1.030 X1.2 0 m1.031 22 m1.24 0 0 m1.032 23 m1.032 X1.3 0 m1.033 24 m1.063 0 0 m1.03 25 m1.02 0 0 m1.01 26 m1.04 0 0 m1.03 27 m1.06 0 0 m1.05 28 m1.4 0 0 m1.9 29 m1.08 0 0 m1.07 30 m1.010 0 0 m1.09 31 m1.027 0 0 m1.026 32 m1.029 0 0 m1.028 33 m1.23 0 0 m1.9 34 m1.031 0 0 m1.030 35 m1.033 0 0 m1.032 36 m1.013 X1.8 1 m1.9 37 m1.014 X1.9 0 m1.11 38 m1.016 X1.10 0 m1.03 39 m1.10 0 0 m1.03 40 m1.11 0 0 m1.017 41 m1.017 X1.2 0 m1.018 42 m1.12 0 0 m1.019
			S Y H e S' 61 m1.28 0 0 m1.040 62 m1.040 X1.3 0 m1.041 63 m1.29 0 0 m1.30 64 m1.30 0 0 m1.03 65 m1.041 0 0 m1.040 66 m1.039 0 0 m1.038 67 m1.27 0 0 m1.9 68 m1.037 0 0 m1.036 69 m1.035 0 0 m1.034 70 m1.011 X1.6 0 m1.050 71 m1.31 0 0 m1.042 72 m1.042 X1.2 0 m1.043 73 m1.32 0 0 m1.044 74 m1.044 X1.3 0 m1.045 75 m1.33 X1.11 0 m1.34 76 m1.046 X1.2 0 m1.35 77 m1.35 0 0 m1.048 78 m1.048 X1.3 0 m1.36 79 m1.36 0 0 m1.37 80 m1.37 0 0 m1.56 81 m1.043 0 0 m1.042 82 m1.045 0 0 m1.044 83 m1.34 0 0 m1.9 84 m1.047 0 0 m1046 85 m1.049 0 0 m1.048 86 m1.050 X1.12 0 m1.051 87 m1.38 0 0 m1.39 88 m1.39 X1.15 0 m1.40 89 m1.41 0 0 m1.42 90 m1.051 X1.13 0 m1.52 91 m1.43 0 0 m1.44 92 m1.052 X1.14 0 m1.47 93 m1.45 0 0 m1.46 94 m1.47 0 0 m1.053 95 m1.42 0 0 m1.063 96 m1.44 0 0 m1.063 97 m1.46 0 0 m1.063 98 m1.063 X1.15 0 m1.049 99 m1.48 0 0 m1.53 100 m1.40 0 0 m1.9 101 m1.49 0 0 m1.9 102 m1.053 X1.2 0 m1.054

S Y H e S' 1 m2.01 X2.9 0 m2.02 2 m2.1 0 0 m2.2 3 m2.2 X2.1 0 m2.06 4 m2.03 X2.2 1 m2.04 5 m2.05 X2.3 1 m2.4 6 m2.3 0 0 m2.012 7 m2.4 0 0 m2.012 8 m2.04 X2.3 1 m2.20 9 m2.5 0 0 m2.012 10 m2.06 X2.2 0 m2.07 11 m2.08 X2.3 1 m2.20 12 m2.8 0 0 m2.09 13 m2.09 X2.6 0 m2.10 14 m2.9 0 0 m2.10 15 m2.10 X2.7 0 m2.010 16 m2.011 X2.8 0 m2.12 17 m2.11 0 0 m2.12

S Y H e S' 18 m2.010 0 0 m2.09 19 m2.12 0 0 m2.15 20 m2.07 X2.3 1 m2.7 21 m2.6 0 0 m2.013 22 m2.7 0 0 m2.013 23 m2.013 X2.4 0 m2.14 24 m2.13 0 0 m2.15 25 m2.15 0 0 m2.012 26 m2.012 X2.5 0 m2.17 27 m2.16 0 0 m2.18 28 m2.17 0 0 m2.18 29 m2.18 0 0 m2.19 30 m2.19 0 0 m2.01 31 m2.02 0 0 m2.1

	43 m1.019 X1.3 0 m1.020 44 m1.13 X1.10 0 m1.14 45 m1.021 X1.2 0 m1.022 46 m1.15 0 0 m1.023 47 m1.023 X1.3 0 m1.024 48 m1.16 X1.10 0 m1.18 49 m1.17 0 0 m1.03 50 m1.18 0 0 m1.03 51 m1.024 0 0 m1.023 52 m1.022 0 0 m1.021 53 m1.14 0 0 m1.03 54 m1.020 0 0 m1.019 55 m1.018 0 0 m1.017 56 m1.034 X1.2 0 m1.035 57 m1.025 0 0 m1.036 58 m1.036 X1.3 0 m1.037 59 m1.26 X1.11 0 m1.27 60 m1.038 X1.2 0 m1.039		103 m1.50 0 0 m1.055 104 m1.054 0 0 m1.053 105 m1.055 X1.3 0 m1.56 106 m1.51 X1.11 0 m1.52 107 m1.057 X1.2 0 m1.53 108 m1.53 0 0 m1.059 109 m1.056 0 0 m1.055 110 m1.52 0 0 m1.9 111 m1.058 0 0 m1.057 112 m1.059 X1.3 0 m1.060 113 m1.54 0 0 m1.55 114 m1.060 0 0 m1.059 115 m1.55 0 0 m1.56 116 m1.56 0 0 m1.061 117 m1.061 X1.16 0 m1.062 118 m1.064 X1.17 0 m1.9 119 m1.57 0 0 m1.03 120 m1.062 0 0 m1.061 121 m1.8 0 0 m1.9