←предыдущая следующая→
1 2 3 4 5
исполнительных блоков; - организация выполнения команд передачи управления; - организация внутренней памяти процессора; - степень совместного использования оборудования процессора в разных режимах обработки и управления. На рис.3 представлена структурная схема процессора с полным совмещением выполнения команд. Блок выборки команд (БВК) содержит собственный сумматор для вычисления адреса операнда. Буферы команд предназначены для хранения последовательности исполняемых команд, в том числе по двум альтернативным направлениям для быстрого перехода. Блок выборки операндов имеет раздельные регистры адреса и опреранда, что позволяет совмещать запрос на выборку и прием предыдущего операнда. Буферная память операндов хранит последовательность операндов и коды операций последовательно исполняемых команд. Арифметико-логическое устройство (АЛУ) имеет регистры на входе и выходе основного сумматора, что позволяет подавать новые операнды одновременно с записью результата предыдущей операции. Сверхоперативная буферная память позволяет сократить время обращения к основной памяти до 2-х машинных тактов. Критерием эффективности структурного построения процессора для всех моделей ЕС ЭВМ является отношение производительности к стоимости, т.е. достижение заданной производительности при наименьших . затратах оборудования. Технико-экономическая эффективность может быть определена следующим образом: Р = Пр/Ср (ком/с*руб), где Пр - реальная производительность пароцессора (млн.ком/с); Ср - стоимость процессора (млн.руб). В расчетах Ср учитываются только основные устройства, указанные в структуре. Проработка устройства управления не производилась. а) выполнение одиночной команды: Тк = Твк+Тво+Топ+Тзр+2*Тм ВК РК АО ВО ОП ЗР і----ГДДДДЕДДДДґ----іННННі----і N такта: 1 2 3 4 5 6 б) выполнения команд с частичным совмещением: Команды: Тк = Твк+Тво+Топ+Тзр ВК РК АО ВО ОП ЗР N і----ГДДДДЕДДДДґ----іННННі----і і і і і і ВК РК АО ВО ОП ЗР N+1 і і і і і----ГДДДДЕДДДДґ----іННННі----і і і і і і і і і і ВК РК АО ВО N+2 і і і і і і і і і----ГДДДДЕДДДДґ----і і і і і і і і і і і і і і N такта: 1 2 3 4 5 6 7 8 9 10 11 12 в) выполнение команд в режиме полного совмещения: Команды: Тк = Топ ВК РК АО ВО ОП ЗР N і----ГДДДДЕДДДДґ----іННННі----і і і ВК і РК і АО і ВО і ОП і ЗР N+1 і і----ГДДДДЕДДДДґ----іННННі----і і і і ВК і РК і АО і ВО і ОП і ЗР N+2 і і і----ГДДДДЕДДДДґ----іННННі----і і і і і ВК і РК і АО і ВО і ОП і ЗР N+3 і і і і----ГДДДДЕДДДДґ----іННННі----і і і і і і ВК і РК і АО і ВО і ОП і ЗР N+4 і і і і і----ГДДДДЕДДДДґ----іННННі----і і і і і і і ВК і РК і АО і ВО і ОП і ЗР N+5 і і і і і і----ГДДДДЕДДДДґ----іННННі----і і і і і і і і і і і N такта: 1 2 3 4 5 6 7 8 9 10 11 Рис.2. Принципы совмещения выполнения команд. . Команды от ОП Буферы ЪДДДДДДДДДДДВДДДДДДДДДДДДДДї ЪДДДДДДДДДДДД команд ЪДДБДДї ЪДДБДДї ЪДДДБДДДДДДДБДДДДї ГДДДДДґ ГДДДДДґ іСверхоперативнаяГДДДДДДД ГДДДДДґ ГДДДДДґ ібуферная память і к ОП ГДДДДДґ ГДДДДДґ і (кэш-память) ГДДВДДДД АДДВДДЩ АДДВДДЩ АДДДВДДДДДДДДДДДДЩ і Ъ Д Д Д Д ДіД Д Д Д Д ДіД Д Д Д Д ї і Операнды і ЪДДДДДДДБДДДДДДДДДДДБДДДДДДДї і ЪДДДДДДДДДї і ЪДДЕДДґ Регистр команд ГДДЕДДДЕДДґЛокальнаяі і і АДДДДДДДВДДДДДДДДДДДДДДДДДДДЩ і і память і і і і і і і АДДВДДДДВДЩ і і БВК і ЪДДДДДДДДДДДДДДЕДДДДДґ і і і і ДДДДДДБДДДД ДДДДБДДДДДД і і і і і і Адресный сумматор і і і і і і ДДДДДДДДДДВДДДДДДДДДД і і і і і і А Д Д Д Д Д Д Д ДіД Д Д Д Д Д Д Д Щ і і і і і ГДДДДДДДДДДДДДДДДДДДДЕДДДДДЩ і і і Ъ Д Д Д Д Д Д Д ДіД Д Д Д Д Д Д Д ї і і і і ЪДДДДДДДДДДДДДБДДДДДДДДДДДДДї і і і і і і Регистр адреса і і і і і і АДДДДДДДДДДДДДВДДДДДДДДДДДДДЩ і і і і і АДДДДДДДДДДДДДДДДЕДДДЕДДДДДДДДДДЕДДДДЩ і БВО ЪДДДДДДДДДДДДДДДДДДДДґ ЪДДДДґ і і і і ЪДБДДДДДБДї і і ЪДДДДДДДДДДДДДБДДДДДДДДДДДДДї іБуферная і і і і і Регистр операнда і і і память і і і АДДДДДДДДДДДДДВДДДДДДДДДДДДДЩ іоперандові і і А Д Д Д Д Д Д Д ДіД Д Д Д Д Д Д Д Щ АДВДДДДДДДЩ і і ГДДДДДДДДДДДДДДДДДДДДЩ і і Ъ Д Д Д Д Д Д Д ДіД Д Д Д Д Д Д Д ї і і ЪДДДДДБДДДДДї ЪДДДДДДДДДДДДДДДДДДДДДґ і і ЪДДДДДДДБДДДї ЪДДДДБДДДБДДї і і і і Регистр 1 і і Регистр 2 і і і і АДДДДДДДВДДДЩ АДДДДВДДДДДДЩ і і і і і і і і ДДДДДДДБДДДД ДДДДБДДДДДДД і і АДДДДДДДД Сумматор і і ДДДДДДДДДДВДДДДДДДДДДД і і ЪДДДДДДДДДБДДДДДДДДДДї і і АЛУ і Регистр результата ГДДДДДЕДДДДДДДДДДДДДДЩ АДДДДДДДДДДДДДДДДДДДДЩ А Д Д Д Д Д Д Д Д Д Д Д Д Д Д Д Д Щ Рис.3. Структурная схема процессора с совмещением выполнения команд. . ВЫБОР АЛГОРИТМА И ВРЕМЕННЫХ ДИАГРАМ ВЫПОЛНЕНИЯ ОСНОВНЫХ ОПЕРАЦИЙ. Оценим длительность основных операций, имеющих наибольшую встречаемость (вес) и потому определяющих производительность процессора (табл.2). Будем делать оценку времени выполнения (Т) команды в количестве машинных тактов (Тм). 1) Загрузка (регистр-регистр): ЪДДДДДДДДВДДДДВДДДДї і КОП і R1 і R2 і L R1,R2 (R2) = (R1) АДДДДДДДДБДДДДБДДДДЩ 0 15 По команде LR производится выборка из регистра второго операнда и запоминание полученного значения в регистре первого операнда, с одновременным уничтожением его исходного содержимого. RK BO ЗР Т = 3*Тм АДДДДБДДДДБДДДДЩ Т = 2) Загрузка (память-регистр): ЪДДДДДДДДВДДДДВДДДДВДДДДВДДДДДДДДДДДДї і КОП і R1 і Х2 і В2 і D2 і L R1,D2(X2,B2) АДДДДДДДДБДДДДБДДДДБДДДДБДДДДДДДДДДДДЩ {D2+(X2)+(B2)}=(R1) 0
←предыдущая следующая→
1 2 3 4 5